SystemVerilog for Design and Verification(含實作)


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課程簡介

1.Review of Verilog HDL
2.SystemVerilog Design Features
3.Design and Verification Building Blocks
4.Lexical Conventions
5.Data Types
6. Aggregate Data Types
7. Processes
8. Assignment Statements
9. Operators and Expressions
10. Procedural Programming Statements
11. Tasks and Functions
12. SystemVerilog Verification Features
13. OOP and Classes
14. Constrained Random Generation
15. Interprocess Synchronization and Communication
16. Assertions
17. Functional Coverage

上課時間

107年9月5日至10月3日(每週三) Pm18:30~21:30

上課地點

交通大學工程四館415電腦教室

課程費用

4,500元

聯絡資訊

開班單位:國立交通大學電子人才培訓中心 林小姐電話:+886-3-5731744 傳真:+886-3-5711992地址:300新竹市大學路1001號 工程四館312A室辦公時間:週一至週五 8:30~17:30(中午休息)

課程目標

本課程內容以IEEE-1800 Standard for SystemVerilog為基礎,介紹SystemVerilog在數位電路設計及其驗證部份所提供之語法架構及應用,透過投影片大量範例講解以及實際上機實作,學員將可深入了解及掌握SystemVerilog的Classes、Scheduling Semantics、Constrained Random Generation、Assertion-based Verification、Synchronization以及Functional Coverage等重要主題。

備註

學員自付學費【由科管局補助80%】 .4,500元 備註:一般價 .4,000元 備註:特約廠商、3人(含)以上團報價 .3,500元 備註:5人(含)以上團報優惠價